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[求助]关于FPGA的时钟设计问题

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dancy发表于 2005-11-15 09:51 | 只看该作者

[求助]关于FPGA的时钟设计问题

时钟, FPGA, 求助, 设计
关于FPGA的时钟设计有几个问题不是很明白，请大家指点：
1.FPGA的全局时钟缓冲器(BUFG)资源是否是有限的？我在做逻辑仿真的时候发现BUFG用多了就会出现无法布线的错误，是否是由于BUFG资 源不够所造成的？
2.是否所有的时钟信号都需要经过BUFG来增加其驱动能力？我的设计中包含了：外部器件的时钟输出和内部的时钟调用。
3.一个BUFG是否可以驱动多个时钟信号？
谢谢
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贵宾

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bob007发表于 2005-11-16 09:06 | 只看该作者
FPGA的全局时钟缓冲器(BUFG)资源是有限制的,一般有4,8,16.
一个BUFG可以驱动多少个时钟信号没试过,不知道.
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Xilinx_Wim发表于 2005-11-16 10:21 | 只看该作者
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2. No
3. No
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skyeasing发表于 2005-11-16 10:40 | 只看该作者
支持Xilinx_Win的回答.
Poet with knife- Blood Romantic
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