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学好verilog的关键一步---阻塞和非阻塞赋值2

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UID
166728 
性别
男 
1#
yarinluolan发表于 2007-10-10 17:22 | 显示全部帖子

好是比较好

但是太长了

看完真的会晕的

大家记住：

组合电路用“阻塞”

时序电路用 “非阻塞”

养成这种习惯不易出错
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