verilog中任务、循环的使用帮助请教？？？ verilog, 任务, 请教

pengrg1

请问：我现在需要对某个芯片在多个地方进行16个clk的数据配置，还有相应的cs，rw，rd等信号。我想通过任务的办法。在整个系统中，哪个module要是用就直接调用即可。可是我看了前面一个帖子的：include“task.v”的方法，我这儿还是有点问题：
1－在一个task中，我需要根据clk的上升沿对数据进行配置，可是在task中如何按照clk来进行呢？
 repeat（16）@(posedge clk)
    begin
      ……
    end
可是这样编译不通过啊？还有就是我想一个task只运行16个clk，在clk的上升沿对cs，rw，rd等进行操作。
2－在整个系统的多个module中是不是直接利用include就可以啦？
3－还有想请问的就是：for循环能不能按照clk的节拍走啊？
一般的都是：always@(posedge clk)
              begin
                for(i=0,i<10,i++)  begin …… end
               end
for里面的“……”语句在一个clk周期内全部完成了，
 能不能每一个for里面的begin……end语句按照clk的节拍运行啊？如何操作呢？
还请帮帮忙，多多指教，谢谢！！！