关于XilinxFPGA VIRTEXIIPro DCM时钟的问题！！[求助] DCM, 时钟, VIRTEXIIPro, XilinxFPGA, 求助

lylxy

我现在做一个设计。现在已经到了综合和FPGA验证的关键时候了。出现了一些问题，请大家帮忙。
综合之后，出现了一下的问题。时钟信号比逻辑设计当中SDRAM 的CS_控制信号往后推了大
概2.5个ns，导致所用的SDRAM不能正常工作。以前做行为仿真的时候，时钟信号的上升沿在
CS_前1ns处，我用的时钟频率是33MHz。设计当中，我用了DCM，产生四个时钟：原始时钟
EXT_CLK，经过一个IBUFG，一个BUFG，然后分别接四个锁相环的CLKIN产生了一个/2，/4，/16，
18/25的四个时钟，然后分别经过四个BUFG，得到所需要的时钟。锁相环的CLKFB连接锁相环的CLK1X.
我不知道这样做为什么出现了这样的问题.还有请高手指教怎么做才能满足设计要求阿?另外设计当中
我怎么样用约束文件去约束产生的电路??请高手指教.多谢!!