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请教一个VHDL问题

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性别
男 
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tT
chenqianrui发表于 2005-11-22 13:13 | 只看该作者

请教一个VHDL问题

VHDL, 请教
A信号上升沿， C<='0';
B信号上升沿,  C<='1';
可以引入一个高速时钟信号
但是这个逻辑该怎么做啊？

大侠帮帮忙啊！～
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