|
- UID
- 14012
- 性别
- 男
|
同步时序逻辑是指表示状态的寄存器的值只可能在唯一的触发条件下改变。
例如只能由时钟的正（或负）跳变边沿触发的状态机。
可以用always@(posedge clock) 描述一个同步时序逻辑的触发条件。
异步时序逻辑的触发条件由多个因素控制，任何时刻都有可能发生，逻辑复杂时，很难避免冒险和竞争。而同步时序逻辑在两次触发信号之间，有足够的时间让电路状态稳定下来。
可综合的verilog设计的模块，必须避免使用异步时序逻辑。
时钟同步状态机：
用一组状态寄存器来记录当前状态，使用共同时钟来控制状态改变的时刻，由组合逻辑产生下一状态。
分类：Mealy型，输出不仅取决于状态，还取决于输入；
Moore型，输出只取决于当前状态；
高速电路用的Moore型，把状态变量直接用作输出；
流水线化的Mealy型，输出逻辑的结果也被寄存到下一时钟时刻输出。 |
|
