[求助]verilog编程问题 verilog, 求助

syjsoft

下面是实现一个简单[3:0]no_bits_sent加1的程序，其中时钟确定没问题，用的是Mars-EDA Xilinx CPLD开发板，核心芯片为XC95144XL-10TQ144的CPLD。
  always@(posedge clk16x or negedge RST)
           begin
                if(RST==0)
                   no_bits_sent = 4'b0000;
                else
                    begin
                        if(clk16x==1)
                             no_bits_sent = no_bits_sent + 1;
                        else
                              no_bits_sent = 4'b0000;
                     end
            end
仿真(ModelSim XE III 6.0a)结果都是正确的，但用Xilinx ISE 7.1i下载到片子里，通过示波器测得no_bits_sent四个引脚输出波形，发现不是从...-0-1-2-3-4-5-6-7-8-9-A-B-C-D-E-F-...的加1计数，而是呈...-C-1-E-3-8-5-A-7-4-9-6-B-0-D-2-F-...循环计数，我也不清楚是什么问题，望高手指教！！！非常感谢！！！