关于VHDL:event能嵌套吗? VHDL, 嵌套, event

sva_chaos

　　我用VHDL设计了一个移位寄存器，输入有时钟clk、写信号/WR和数据等，嵌套形式如下：

　　　　if (clk'event) and (clk='1') then

           if (wr'event) and (wr='0') then

           endif

        endif

    结果编译时出现错误提示：process clocking is too complex.

请问，这是什么原因？先谢谢了 

 

jsliujin

不可以在时钟沿的时候去判断另外一个沿!

sva_chaos

没错,偶也明白了,谢谢