请问如何设计DSP和FPGA之间的异步接口 DSP, FPGA, 接口, 异步, 设计

mo_jianhao

请问一般DSP和FPGA之间的异步接口如何设计，简单一点的，速度要求不太高。

除了用FIFO之外，一般还有什么方法，可以用FPGA的时钟采DSP的信号吗？这样，写操作还比较容易理解，但是读操作如何同步呢？

brave-d

也可以用异步SRAM接口啊。

mo_jianhao

为了处理器使的异步写时序和FPGA的内部时序同步，在写操作时先把数据写到FPGA的缓存，然后等到内部时钟信号到达再把数据从缓存写入内部寄存器。因此要将译码信号也缓存起来，问题是，如何清该译码信号，才能保证不会发生漏写？