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刚学VHDL，请教一下，

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男 
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xiaojiahuo发表于 2006-2-17 17:14 | 显示全部帖子
PORT
(signal y1,y2,y3,y4,y5,y6,y7 : IN STD_LOGIC;
signal vec : OUT STD_LOGIC_vector(2 downto 0)
);
我认为这里的；两个Signal没有必要用。不知你怎么看？
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xiaojiahuo发表于 2006-2-17 17:14 | 显示全部帖子
PORT
(signal y1,y2,y3,y4,y5,y6,y7 : IN STD_LOGIC;
signal vec : OUT STD_LOGIC_vector(2 downto 0)
);
我认为这里的；两个Signal没有必要用。不知你怎么看？
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