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我用的是XILINX ISE写的VHDL代码,编译通过后用MODELSIM做仿真时,MODELSIM中出现:
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请问这是怎么回事????????  

我把你这个帖子复制到XILINX栏目上了,要是有回答我就给你帖过来
 
恩,好的,谢谢!!!
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