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hnzqw2002@163.c 该用户已被删除
1#
hnzqw2002@163.c发表于 2003-7-5 22:31 | 显示全部帖子

我不认同

VHDL的仿真一般都用MAX＋PLUS2呀，modelsim也可以。但好像用max+plus2更加普遍诶。
老兄,你用什么放真vhdl呀，你用vhdl还是verilog?
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hnzqw2002@163.c 该用户已被删除
2#
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tT
hnzqw2002@163.c发表于 2003-8-21 16:02 | 显示全部帖子

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请教
在MAX+plus2中，有哪些VHDL语法不能仿真？
例如generic；after 3ns;好像编译通不过.
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