请教硬件问题！！！ 硬件, 请教

zydz70398

斑竹：您好，我是一个FPGA初学者，自己设计了一块开发板EP1C6Q240C8学习NIOS，但现在调试过程中发现我的主时钟（100MHZ）从CLK0（PLL1）输入，但SDRAM的时钟却从PLL2的PLL2-OUTp输出，是不是SDRAM工作必须要PLL来调整时钟相位啊？？？

还有生成软核后提示niossmall_time_limited.sof contains one or more time_limited megafuntion time expires.Refer to the messages window for evaluation time details.能否帮我找一份QUARTUS 5.0 和NIOS II 5.0.1的LICENSE，救救我啊各位大虾！！！我的邮箱zydz70398@yahoo.com.cn

 

zydz70398

没有人理啊？？？

silverwolf7516

呵呵!估计版主还没上班呢!我给你找找去!

kzw

对，sdram的时钟是要做相位调整，具体和你的电路设计有关，你自己试一下，并且你用锁相环输出脚输出没有问题。还你你说的第二个问题是你的license有问题。