ISE结合MODELSIM;ISE8.1问题专区! ISE, MODELSIM, 专区, 结合

silverwolf7516

给大家设个置顶贴,以后主要讲行为仿真，以后深入了再说布局布线、映射等等后仿和ISE8.1的新问题!希望能够帮助大家!

arrally

大家帮我看看是那里出错了,我是第一次使用这软件的,照论坛上的7.1中文教程建了新的PROJECT(MYDAC),然后在XC9572--击右键,选ADD SOURCE,出现图片1,选DAC24VHD.VHD,如图,接着就出现了图3的画面,如果选TESTVHD.VHD.则出现图4,也是提示有问题
DAC24VHD的文件
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

-- Uncomment the following lines to use the declarations that are
-- provided for instantiating Xilinx primitive components.
--library UNISIM;
--use UNISIM.VComponents.all;

entity DAC_24 is
Port ( bck : in std_logic;
lrck : in std_logic;
data : in std_logic;
ch : in std_logic;
test : in std_logic;
dout : out std_logic_vector(23 downto 0));
end DAC_24;

architecture Behavioral of DAC_24 is

signal latch : std_logic_vector(23 downto 0);
signal n : integer range 0 to 63;
signal lrck_1,lrck_2 : std_logic;
signal test_bit:std_logic :='0';
begin
process (bck,lrck,data,ch,test)
begin
if (bck'event and bck='1') then
lrck_1 <= lrck;
lrck_2 <= lrck_1;
if (test='0') then
latch<=(0=>test_bit,others=>test_bit);
elsif ((ch='1' and n>=8 and n<=31) or (ch='0' and n>=32+8 and n<=32+31)) then
latch <= latch(22 downto 0) & data;
end if;
end if;
if (bck'event and bck='0') then
if (lrck_2 ='1' and lrck_1='0') then
n<=1 ;
elsif (n=63) then
n<=0;
else
n<=n+1;
end if;
end if;

if (lrck'event and lrck='1') then
dout <= (not latch(23)) & latch(22 downto 0);
test_bit <= not test_bit;
end if;
end process;

end Behavioral;
[upload=image/pjpeg]uploadImages/ise1.jpg[/upload][upload=image/pjpeg]uploadImages/ise2.jpg[/upload][upload=image/pjpeg]uploadImages/ise3.jpg[/upload][upload=image/pjpeg]uploadImages/ise4.jpg[/upload]

silverwolf7516

哪位给回答一下？？

cosmic73

我也出现了这种问题，那位大虾给个建议阿？

zealot

是不是路径有中文引起的？（没用过8.1）

vincent

换个中文的文件夹试试

950235

用来产生 .mcs的文件下载到prom中的 *.bit文件必须是 cclk的吗？？

fgf

谢谢楼上的 ，哈哈！

dbonline

8.1有哪些地方和以前的版本相比较有不同的地方呢？？有用过的给介绍一下！

weihao

8.1好像有很多的地方与以前不同！希望能有关于8.1的教材！

weixilin

我用的的是ise8.1,我最近要开发个有关sdram的控制器的项目,我从网上down了个参考设计,
我现在调用它,但是好象出来的接口不对,我不知道是不是调用的方法不对?
我的方法projiect->newsource->ip
我不知道ip文件的后缀是什么好象是.xco,但是我在下载的sdram文件中没有找到这个文件,请大家给我指点,谢了
我是不是要把现在的sdram文件做成ip文件然后才能调用?

wiseberg

我使用的ISE 8.1E，器件使用的是XC2S200E，创建项目后，想加载一个Verilog HDL(.V)文件，但是总是出错，请问什么回事，谢谢！

dlx69

我使用ISE8.1免费版,程序的中的输入输出信号不能指定到想要使用的引脚,只能指定信号在芯片的某个块中.选择的芯片是XC3S200-4FT256.怎样才能指定到想要的引脚呢？谢谢

slce

呵呵，楼上说的对！

“我使用的ISE 8.1E，器件使用的是XC2S200E，创建项目后，想加载一个Verilog HDL(.V)文件，但是总是出错，请问什么回事，谢谢”

这个问题我也遇到过，不知道怎么解决，哪位给解释一下吧

vincent

8.1确实有一部分与以前的不同，慢慢适应吧