请问：Verilog语言如何实现枚举 功能？？？？？ Verilog, 语言, 枚举, 功能

zcg620

    Verilog语言如何实现枚举 功能？？？？？

在VHDL中可以用

type 数据类型名 is （元素，元素，......）实现枚举类型，如：

type week is (sun,mon,tue,wed,thu,fri,sat);

 

在Verilog语言中如何定义这样的类型呢？？？