这是我在别的论坛上看到的一个问题，我觉得这个是syplify（8。1）本身的问题，不知道大家怎么看？？有高论的请跟帖 ！
在ISE7.1中生产了一个DPRAM(ipcore generator)。在module中例化。
用ISE综合完成没有问题，但用syplify（8。1）综合出现如下错误：
@E:CG106 : rwr.v(40) | Reference to undefined module dpram
@N: : rwr.v(14) | Synthesizing module RWR
@W:CG141 : rwr.v(40) | Creating black_box for dpram
Making port addra an input
Making port addrb a bidir
Making port clka a bidir
Making port clkb a bidir
Making port dina a bidir
Making port doutb a bidir
Making port enb a bidir
Making port wea a bidir
查看log的时候，它竟然把addr clka等（如上），综合成双向端口（不应该是双向端口）。
请问怎么解决这个问题？（而且以前用synplify7。2的时候，不会出现这个问题） | 
