请问MAX+PLUS2中如何产生一个17进制的计数器？
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你用语言(vhdl 或者verilog hdl）编一个程序就可以了拉。比如用verilog hdl：
module counter17(clk,out);
input clk;
output[4:0] out;
reg[4:0] out;
always@(posedge clk )
begin
if(out==17) out=0;
else out=out+1;
end
endmodule
就这么简单，不过如果你没有学过这种语言的话，那就直接用原理图输入法拉！好象在LPM中也有！你可以自己设置。 |
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