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关于PACE的区域约束

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canghaixiao发表于 2006-4-2 22:51 | 只看该作者

关于PACE的区域约束

PACE, 区域
关于PACE的区域约束

使用PACE以图形化的方式定义逻辑区域（或者说面积约束的编辑）。
我现在有几个问题请教各位大牛
1. 工程下的哪些逻辑或者说哪些逻辑类型需要区域约束？
2. 各个逻辑区域相互之间的摆放位置有没有什么要求？
3.约束面积是否都是采用默认的大小？怎么确定约束面积大小合适呢？

最后怎么看区域约束的效果呢？

非常感谢各位
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canghaixiao发表于 2006-4-3 23:50 | 只看该作者
太谢谢版主了
但有个地方我还是不是很清楚，你说的 “模块时序比较特殊”是指什么情况呢？是指时序速度比较高的模块吗，还是其它？谢谢版主了

我还有个问题麻烦你，是关于时序约束的
在附加PERIOD约束之前，需要对电路的时钟周期现进行估计，我现在就对这个“电路的 时钟周期”很困惑，怎么进行估计呢？
还有就是Pad to Setup和Clock to Pad这两个值又怎么确定呢？ 只要小于小于周期约束就可以了吗？
烦恼中，希望各位和版主能说明，非常感谢！
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canghaixiao发表于 2006-4-4 12:30 | 只看该作者
上午调试的看报告，意外发现好像通过Generate Post-Map static Timing 看出约束的周期、Pad to Setup和Clock to Pad值，不知道我说的对不？下午再试验下
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canghaixiao发表于 2006-4-4 23:59 | 只看该作者
采用的是单一70MHz时钟
今天下午 用Timeing Analyzer分析时（Analyze Post-Map Static Timing和Analyze Post-place & Route Static Timing）发现有些SLACK是负的，查书发现是说路径延时不满足约束要求，需要重新约束或调整代码？好像直接生成MCS文件也可以用吧？
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