信号到pad的约束 如何, warning, 信号

zrfjlu

我用的是xilinx的FPGA，我想约束一个信号到pad的延时，这个信号是由uart_clk（由外部时钟common_clk分频后得到的内部时钟，由于common_clk时钟频率比较低无法使用DCM模块，只是用计数器简单的分频）驱动的。在对该pad加out after约束时只能关联到common_clk，但static time analyze中warning中提示common_clk的out after约束无作用域，想请教一下这时如何控制该信号到pad的约束？