请教VHDL中程序包的编写问题，谢谢！！！ VHDL, 程序包, 编写, 请教

zl-sinan

各位老师，您们好！
麻烦指点下程序包的编写问题，谢谢！！
顺便帮我看下这个程序有什么问题，编译时没法进行，谢谢！！！！

library ieee;
use ieee.std_logic_1164.all;

package pac_devider is

  component fredevider4 is
  port
   (clock:in std_logic;
    clkoutut std_logic
    );
  end component fredevider4;

 component fredevider10 is
  port
   (clock:in std_logic;
    clkoutut std_logic
    );
  end component fredevider10;

component mux2 is
port
(clkA,clkB:in std_logic;
 clkoutut std_logic;
 sel:in std_logic
);
end component mux2;

end pac_devider;

（注：因没涉及到子程序，所以没有包体）