Altera的Dual Port On-chip Memory, 输出在上升延变化，外加几个模块的时延，很快就不能在上升延抓了。
我尝试了用下降延敏感寄存器存住，然后再用上升延敏感逻辑去抓去，可奇怪的是，最终的仿真结果还是跟没有用下降延敏感寄存器一模一样。
又用了锁相环产生两个时钟，把Memory提前，可是这样一来，Timing Analyzer就把建立时间理解成我设的相位差了。（比如，memory clk = -2ns, others clk = 0，setup time = 2ns），当然这是Multicycle = 1的情况。
对于Multicycle设置是个新的问题，Multicycle只是用作Timing Analyzer计算分析的，真正的硬件是否会无法建立，这是不确定的。即便是设置Multicycle = 2这样setup violation肯定能通过，可是我不知道怎么设，如此巨大的一堆register. 还有就是即便设了，Timing Analysis通过，硬件也不一定是这么工作的，是不是对于Ｍｕｌｔｉｃｙｃｌｅ不等于１的情况，应该设计额外的控制逻辑呢？
请帮助，谢谢。 | 
