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求助：使用ip核异步fifo 的问题！

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男 
1#
ecmecm发表于 2006-5-11 22:45 | 显示全部帖子

异步FIFO第一个写数问题

这种情况很可能是由于你的fifo的写时钟用WR线代替，而非一个标准的时钟信号加写使能
可以采用Verilog HDL语言的IP Core试试，或许又新的发现
你可以仔细读读Xilicx 的 FIFO IPcore的datasheet
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