library ieee;ffice ffice" />
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity se is
port(clk:in std_logic;
about std_logic_vector(2 downto 0));
end se;
architecture rt1 of se is
begin
process(clk)
variable b:std_logic_vector(2 downto 0);
begin
if(clk'event and clk='1')then
if(b="111")then
b:="000";
else
b:=b+1;
end if;
end if;
a<=b;
end process;
end rt1;
我在书上看到这么一个程序,是一个出租车计费系统中的一个模块,有谁能给解释解释?在线等…… |