vhdl中如何指定延时的多少呢?望大家指导!!!!!
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- UID
- 19167
- 性别
- 男
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| 好像目前我所接触到的设计软件对于VHDL语言的延时语句都不太支持，Verilog 好像可以。 |
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- UID
- 1061
- 性别
- 男
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- UID
- 75476
- 性别
- 男
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| 用高频率的时钟做寄存器，控制寄存器的级数，就可以产生差不多的延迟。 |
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- UID
- 76092
- 性别
- 男
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| 就我所知，vhdl中的延迟，只能仿真，很难硬件准确实现。 |
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- UID
- 75476
- 性别
- 男
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| 一般的来说，这个时延语句是实行不了的啦，由于硬件的问题，很难实现！ |
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- UID
- 83563
- 性别
- 男
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vhdl中如何指定延时的多少呢?望大家指导!!!!!
| 我是个新手,我一直不清楚如何指定时间的多少.希望您指导一下 |
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carol.yi@weiken 该用户已被删除
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如果是利用门与门之间的延迟，在进行FIT DESIGN时，一定会优化掉，
所以必须在语言中对不要优化掉的逻辑门进行保留说明。 |
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