verilog边沿触发的疑问 verilog, 疑问, 边沿, 触发

anotherchen

input clk,on;

output xout;

reg xx;

assign xout=xx;

always@(posedge clk)

begin

if(on)

xx=1;

else

xx=0;

end

如果on是一个连续信号，即高电平保持一段时间

按上述程序，xx要等到on边沿变低才可以为0

但我想xx不要通太长，几个clk后就要为0

应该怎样出来好？

我也不想多加一个reg 来作计数将它变回0

能否实现：on上升沿xx＝1，否则xx＝0？

 

anotherchen

确实不复杂
其实在另一个程序里我想实现这个功能罢了
就是，on1为开机信号，off1为关机信号
关机信号优先
我的疑问就是图中ld-on这个信号
ld-on一直为0的话，，不就一直有关机信号拉
所以我就想用上升沿来处理这个关机的信号

或者还有其他更好方法？

anotherchen

[upload=image/bmp]uploadImages/tt.bmp[/upload]

anotherchen

to stone ：一个clk后为0还有办法
如果这样应该怎样处理？

anotherchen

哦
斑竹能看到我发的图么？
请问图中ld-on这个信号
ld-on一直为0的话，，不就一直有关机信号拉
所以我就想用上升沿来处理这个关机的信号

或者还有其他更好方法？

anotherchen

不是
我想开机信号就开机
关机信号就关机
然而ld-on却既是开机信号又是关机信号
当ld-on＝1开机，ld-on＝0关机

anotherchen

不是，，其实只是一个触点而已
当触点闭合－－开机
当触点断开－－关机

anotherchen

启发思路中