请教高手

有输入clk时钟 ,A,B,C,D四个控制信号，out为输出信号，要求当A,B,C,D四个信号中的任何一个信号由底变高时out=out+50；否则out=out+1，请问用verilog语言如何实现啊？谢谢。（A,B,C,D四个信号随时改变）

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kendny发表于 2006-6-28 21:22 | 显示全部帖子

就是如果A，B，C，D 中的任何一个从零变到一时，out=out+50，如果A，B，C，D 值不变或者由一变零，就执行out=out+1，clk是用来控制加一的记数时钟啊

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kendny发表于 2006-6-28 21:22 | 显示全部帖子

就是如果A，B，C，D 中的任何一个从零变到一时，out=out+50，如果A，B，C，D 值不变或者由一变零，就执行out=out+1，clk是用来控制加一的记数时钟啊

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kendny发表于 2006-7-2 13:03 | 显示全部帖子

可以怎么说了
那用verlog怎么实现呢
谢谢

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