在FPGA中D触发器的输出为亚稳态 D触发器, FPGA, 亚稳态, 输出

yyzzzz

各位大虾：

   我在FPGA设计中碰到这个问题：我的信号经过几个延时单元，每经过一个延时单元输出的信号加给D触发器，结果发现D触发器的输出有几个是个亚稳定的状态,在该状态下，触发器的输出不能识别为l或0，输出为“X”。我觉得是因为触发和时钟的两个沿正好碰到了一起，所以输出不稳定。但我的触发信号不能随意改变，时钟信号也是一定的，即不能改变他们的时续关系，那我怎么样才能使它们输出都是在稳定状态呢？

  请大虾们帮我出出主意！！！谢谢大家了！！！

[此贴子已经被silverwolf7516于2006-7-3 18:02:00编辑过]

silverwolf7516

我给改了一下，呵呵
这回好看多了！

dawn-star

不太明白具体应用，不大好说。

1、你多用几个D锁存器，一般，都是使用两个的。某书上说，通常通过3个D触发器以后的亚稳态出现的概率几乎为0。  当然，多加了触发器，可能你就要少用几个延时的东东了。

2、或者使用边沿提取的方法。

另：不是说提倡同步设计吗？那么触发应该是时钟信号了，可你的描述，触发用的是其他信号。“因为触发和时钟的两个沿正好碰到了一起”。

[此贴子已经被作者于2006-7-3 18:08:13编辑过]

dawn-star

总版主 是好人。

vincentron

LZ是异步设计吧，触发时候数据不稳定会造成不定态，
是不是数据不翻转就没有X？

luxh11

我也遇到这个问题，谁有办法解决吗？加D触发器的方法也解决不了问题！

kennan

亚稳态，这个词用得好