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在FPGA中D触发器的输出为亚稳态

不太明白具体应用,不大好说。

1、你多用几个D锁存器,一般,都是使用两个的。某书上说,通常通过3个D触发器以后的亚稳态出现的概率几乎为0。  当然,多加了触发器,可能你就要少用几个延时的东东了。

2、或者使用边沿提取的方法。

另:不是说提倡同步设计吗?那么触发应该是时钟信号了,可你的描述,触发用的是其他信号。“因为触发和时钟的两个沿正好碰到了一起”。

[此贴子已经被作者于2006-7-3 18:08:13编辑过]

我不要回到火星上去!
总版主 是好人。
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