各位大虾：
我在FPGA设计中碰到这个问题：我的信号经过几个延时单元，每经过一个延时单元输出的信号加给D触发器，结果发现D触发器的输出有几个是个亚稳定的状态,在该状态下，触发器的输出不能识别为l或0，输出为“X”。我觉得是因为触发和时钟的两个沿正好碰到了一起，所以输出不稳定。但我的触发信号不能随意改变，时钟信号也是一定的，即不能改变他们的时续关系，那我怎么样才能使它们输出都是在稳定状态呢？
请大虾们帮我出出主意！！！谢谢大家了！！！
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