SDR SDRAM controller SDR, controller

nettiumy

想实现一个SDR SDRAM controller。 用内存条式的模块，SO-DIMM，64位宽度。请问在哪里可以找到免费的IP core,或者源代码？

谢了先！

 

silverwolf7516

你好，你的问题我们已经转发给xilinx技术部门，一有答案，我们马上给你反馈！！
如果您比较着急，可以用一下的联系方式和xilinx support联系。
Xilinx技术热线服务电话和电邮：
如果您在使用Xilinx产品时遇到任何问题，可以拨打Xilinx的免费电话，固话：800-988-0218，手机：400-880-0218，或者写邮件给websupport_cn@xilinx.com。详情请点击：http://www.xilinx.com/cn/support/services/contact_info.htm。Xilinx的技术支持会及时给您答复！

swarm

我做的是DDR2的 SO-DIMM，内存用现代的，1Gｂ，64位，设计工具用Xilixn的MIG1.5工具，生成了IP核，但是不会使用，遇到很多问题，不知道怎么解决？
他们的技术支持都是英文的，而且这种问题不好说清，不是一两句话能说明白的哦。麻烦啊，谁会啊？能够用QQ指点最好了
MIG1.5是专门的内存接口设计工具，版主研究一下嘛，然后指点大家一下

silverwolf7516

回答已到,请参考！

你可以下一个MIG1.5；到下面这个链接看看http://www.xilinx.com/products/design_resources/mem_corner/

swarm

我用的是virtex4的xc4vlx60，使用MIG生成DDR2接口IP核的时候，没有生成.veo文件，生成的.vco文件在新的项目里不能view HDL instantiation tamplement,同事的建议是把rtl文件夹下的所有生成的代码拷贝到新的项目里面，重新综合。照做了，但是综合后观察RTL原理图时候发现，有些信号不知道是什么意思，看帮助又没有说明，而且implement过程中,map时候出错，说有个信号没有指定IO标准。原本打算用MIG生成的接口和测试模块一起下载到片子上跑跑的，结果map就错了。自己刚刚接触FPGA，有不知道怎么处理，郁闷。

qiudaqiang

我最近在用Xilinx ISE 8.1请高手指点一下设计流程,和参考书,我在做SDRAM,希望大家熟悉的给我致电指点指点.我QQ是453299681

qiudaqiang

上面的留个联系方式，问问你你们自己写的SDRAM的知识