[转帖]SPARTAN3 内部时序一览（翻译了一下官方资料）推荐！！！ 时序, 官方, 转帖, 资料, 翻译

vincent

不错的资料，转自windforce。

 

 

XILINX SPARTAN3 FPGA内部速度

翻译不好的地方，请高手指正！！

Pin-to-Pin Setup and Hold Times for the IOB Input Path
Setup Times  2.36 ns
Hold Times   –0.05 ns
IO脚到IOB的建立时间和保持时间
建立时间 2.36ns  保持时间 -0.05ns

Setup and Hold Times for the IOB Input Path
Setup Times  4.07 ns
Hold Times   –2.37 ns
IOB输入路径的建立时间和保持时间
建立时间 4.07ns  保持时间 -2.37ns

Propagation Times for the IOB Input Path
Propagation Times  3.45 ns
IOB输入路径传输时间 3.45ns

Input Timing Adjustments for IOB
LVCMOS33, LVDCI_33,LVDCI_DV2_33   –0.02 ns
IOB输入时间调节
LVCMOS33, LVDCI_33,LVDCI_DV2_33   –0.02 ns

Timing for the IOB Output Path
Clock-to-Output Times  2.49 ns
Propagation Times     2.49 ns
Set/Reset Times       3.28 ns
IOB输出路径时序
时钟到输出时间 2.49ns
传输时间  2.49ns
置位/复位时间  3.28ns

Timing for the IOB Three-State Path
Synchronous Output Enable/Disable Times  2.65 ns
Asynchronous Output Enable/Disable Times  8.08 ns
Set/Reset Times                    3.52 ns
IOB三态路径时序
同步输出有效/无效 时间  2.65ns
异步输出有效/无效 时间 8.08ns
置位/复位 时间  3.52ns

vincent

Output Timing Adjustments for IOB
LVCMOS33 12 mA 0.19 ns
输出时间调节 LVCMOS33 12mA时 0.19ns

Internal Logic Timing

Clock-to-Output Times 0.72 ns
Setup Times 0.53 ns
Hold Times 0.29 ns
Clock Timing
The High pulse width of the CLB’s CLK signal 0.76ns
The Low pulse width of the CLK signal 0.76ns
Maximum toggle frequency (for export control) 650 MHz
Propagation Times 0.61 ns
Set/Reset Times 0.76 ns
内部逻辑时序
时钟到输出时间 0.72ns
建立时间 0.53ns
保持时间 0.29ns
时钟时序
CLB 时钟信号高电平宽度 0.76ns
CLB 时钟信号低电平宽度 0.76ns
最大锁定频率（输出控制时） 650MHz
传输时间 0.61ns
置位/复位 时间 0.76ns

Synchronous 18 x 18 Multiplier Timing
Clock-to-Output Times P[15] 1.32 ns P[31] 2.72 ns
Setup Times 2.11 ns
Hold Times 0 ns
同步18×18乘法器时序
时钟到输出时间 P[15] 1.32ns P[31] 2.72ns
建立时间 2.11ns
保持时间 0ns

Asynchronous 18 x 18 Multiplier Timing
Propagation Times P[15] 3.62 ns P[31] 4.86 ns
异步18×18乘法器时序
传输时间 P[15] 3.62 ns P[31] 4.86 ns


Block RAM Timing
Clock-to-Output Times 2.40 ns
Setup Times 0.49 ns
Hold Times 0 ns
Clock Timing
The High pulse width of the Block RAM’s CLK signal 1.37 ns
The Low pulse width of the CLK signal 1.37 ns
内部RAM块时序
时钟到输出时间 2.40ns
建立时间 0.49ns
保持时间 0ns
时钟时序
RAM块时钟信号高电平宽度 1.37ns
RAM块时钟信号低电平宽度 1.37ns