我在用modulsim编译一个.vh的verilog头文件的时候出现这个错误：
vlog -work work -source -novopt D:/work/ddr2_parameters.vh
Model Technology ModelSim SE vlog 6.1d Compiler 2006.01 Jan 23 2006
###### D:/work/ddr2_parameters.vh(39): parameter TCK_MIN = 5000; // tCK ps Minimum Clock Cycle Time
** Error: D:/work/ddr2_parameters.vh(39): (vlog-2155) Global declarations are illegal in Verilog 2001 syntax.
###### D:/work/ddr2_parameters.vh(83): parameter TLZ = TAC; // tLZ ps Data-out low-impedance window from CK/CK#
** Error: D:/work/ddr2_parameters.vh(83): Undefined variable: TAC.
** Error: D:/work/ddr2_parameters.vh(83): 'TAC' already declared in this scope (work).
** Error: D:/work/ddr2_parameters.vh(83): Verilog Compiler exiting
ddr2_parameters.vh文件被另外一个DDR2文件include，但是用modulsim编译所有文件时，就只有在编译到ddr2_parameters.vh文件时出现上面的错误，ddr2_parameters.vh文件内容如下：
// Timing parameters based on Speed Grade
// SYMBOL UNITS DESCRIPTION
// ------ ----- -----------
//speed grade parameter
parameter TCK_MIN = 5000; // tCK ps Minimum Clock Cycle Time
parameter TJIT_PER = 125; // tJIT(per) ps Period JItter
parameter TJIT_DUTY = 150; // tJIT(duty) ps Half Period Jitter
parameter TJIT_CC = 250; // tJIT(cc) ps Cycle to Cycle jitter
parameter TERR_2PER = 175; // tERR(nper) ps Accumulated Error (2-cycle)
parameter TERR_3PER = 225; // tERR(nper) ps Accumulated Error (3-cycle)
parameter TERR_4PER = 250; // tERR(nper) ps Accumulated Error (4-cycle)
parameter TRP = 15000; // tRP ps Precharge command period
parameter TXARDS = 6; // tXARDS tCK Exit low power active power down to a read command
parameter CL_MIN = 3; // CL tCK Minimum CAS Latency
............
还有很多parameter，我屏蔽第一行，错误改到第二行 ，以此类推下去，怎么解决呢 ？我是在modulsim中单独建议工程的，在ISE中时候没有这个错误。望高手指教！
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