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随着各种高速长时间物理实验要求的不断提高，系统对高速的数据采集模块的需求也越来越高，在许多特殊应用的场合中，系统也需要对大量突发的数据进行采集处理，用FPGA实现的高刷新率高分辨率图像采集系统，用于船载雷达图像记录。该系统由AD、FPGA、SDRAM组成，AD芯片把雷达提供的以VGA接口方式给出的图像信号转换成数字信号，[url=/FPGA/search.php?keywords=FPGA&search=1]FPGA[/url]控制时序通过整页突发的模式写入SDRAM中，并提供了后续处理的接口。
中国船级社规定从2004年开始，在国内和国际航行的船舶中都必须安装船载航行数据记录仪，其中船载雷达图像记录仪是很重要的一部分，船载雷达图像按VGA图像标准输出，其分辨率在640×480-1280×1024之间，刷新率在60-85Hz之间。目前常见的图像采集系统多是针对复合视频信号的采集，或者是针对CCD图像信号的采集。这些图像采集系统并不能满足雷达图像采集的要求，即使少数针对高分辨率高刷新率图像的采集系统也是以计算机板卡的形式出现，运行时需要一台计算机。
目前一些速度高达1GSPS的基于VME总线的数据采集系统，通过4路，每路采集速度高达250MHz的系统实现1GSPS速度的数据采集。但由于该类系统中没有大容量的数据缓存，因此并不能实现高速长时间的数据采集。另外一些系统采用一种基于FPGA，使用多SDRAM作为数据缓存的采集系统。该类系统解决了长时间高速采集的问题，可以对频率为100MHz，16bit位宽的数据进行采集。但是由于它采用了多个FIFO来降低SDRAM的工作频率，使得该类系统应用在需要严格的数据同步的高速图像采集系统中会出现一些数据难以同步的问题，还有一种PC板卡形式的高分辨率图像采集卡，该系统直接对图像进行压缩后存储，并通过PCI接口提供给PC，这种形式既不适合船舶上狭小的空间，也不能满足船舶失事时对数据的保护要求。
本文提出一种高分辨率高刷新率图像采集系统。该系统使用于嵌入式系统中，不仅体积小，还解决了数据保护的问题，可用于船载雷达图像记录系统。该系统可支持对多达4路8bit位宽最高采样率达120MHz的数据通道，或者一路VGA图像信号，可对采集数据进行长时间采集存储。具体的连续采集时间根据系统所采用的SDRAM容量大小有所变化。该系统还为数据的后续处理提供了ASRAM接口，使得用于缓存数据的SDRAM也可作为后续处理CPU的系统内存。这样既可以提高数据的处理速度，方便后续针对雷达图像的压缩或者识别处理，也节省了资源。
采集系统设计
系统分析及芯片选择
首先确定系统要求。目前标准规定的VGA分辨率从640×480-1280×1024之间可调，刷新率为60-80Hz可调。系统应能接受最高情况为分辨率1280×1024，刷新率60Hz。在这种情况下，图像像素点频率为：1280×1024×60=75MHz。
VGA是用于给显示器等模拟设备提供图像信号的模拟接口。它有RGB3个模拟信号分量以及行场同步信号，其中行场同步信号是符合TTL电平的脉冲信号。由于模拟的VGA信号中包含有场同步时间和行同步时间及消隐时间，因此当图像为1280×1024@60Hz的情况下，AD转换后像素点频率要比实际算出来的75MHz还高。这么高的采样率对于AD提出了很高的要求。因此采用Analog Device公司的芯片。AD芯片具有3路采样精度为8bit的通道，最高采样率为140MSPS，具有300M的模拟带宽，并且专门对计算机及工作站图像接口进行了优化，最高可满足对分辨率为1280×1024，刷新率为75Hz的视频进行采样。
由于AD的采样率比较高，相应的输出数据率很也高。在系统要求的最高情况下，象素点频率为108MHz，相应的数据率为324Mbit/s(RGB3个分量，每个分量8bit)。同时，由于采集的是图像数据，因此系统对行同步要求比较高，因为如果在某一行的图像数据中丢失了某一个或多个点的数据，整个图像就会产生倾斜，如图1所示。图a为正确采集后得图像，没有发生倾斜;图b为行采集数据小于显示的水平分辨率;图c为行采集数据大于显示的水平分辨率。因此需要对每行的数据进行突发存储，保证数据不丢失。突发的长度为图像的水平分辨率。
从上面的分析可知，AD后数据的及时存储要求很高，在极端条件下系统必须以110MHz左右的频率进行突发长度为1280×3Byte的存储。传统的通过DSP把数据存储到SDRAM的方法不能满足这么高的速度和这么长的突发长度。因此我们采用FPGA直接控制SDRAM存储的方式进行。考虑到图像数据的频率和大小，我们采用工作在133MHz的SDRAM。
由于原始的图像数据量很大，需要占用比较大的存储空间，因此对采集到的图像数据还要进行后续处理。所以FPGA除了接收AD转换后的数据和控制SDRAM之外，还需要为图像的后续处理提供接口。
综上所述FPGA需要实现如下功能：同步接收AD采集的数据;读写SDRAM;提供后续图像处理接口;提供控制接口。
设计中采用Altera公司Cyclone系列的FPGA EP1C6。EP1C6具有2个锁相环，包含5980个逻辑单元，相当于12万门的规模，同时还包含了最高频率200MHz，92160bit的内部RAM。该芯片的频率和引脚IO等资源都能很好的满足本系统的要求。
总体设计
采集系统总体框图如图2所示。
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