新手再问一个VERILOG初始化的问题,希望得到帮助,谢谢!
- UID
- 132834
- 性别
- 男
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- UID
- 132834
- 性别
- 男
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加复位信号就是,你需要在芯片的某个脚加上高或者低电平,并且将这个信号作为复位信号,当复位信号有效时,给某个触发器或者锁存器赋值。型如:
always @(posedge clk or negedge rst_n)
begin
if (!rst_n) oe<=0;
else
......
......
end
写约束文件需要知道你用的是什么开发环境和芯片。
如果是Xilinx 的ISE建立工程后加入UCF约束文件,打开约束编辑器,在misc -FFs/Latch init里面编辑初值。
如果是Altera 的Quartus 建立工程后打开assignment editor,用node finder选择好寄存器,assignment name 选择Power UP Level ,然后设置Vaule为High或者Low就行。
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- UID
- 132834
- 性别
- 男
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不会啊,misc最下面不就是吗?INIT Values For,仔细找找看。 |
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