新手再问一个ＶＥＲＩＬＯＧ初始化的问题，希望得到帮助，谢谢！
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- UID
- 146921
- 性别
- 男
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新手再问一个ＶＥＲＩＬＯＧ初始化的问题，希望得到帮助，谢谢！
module cpld_code2(ce）
output ce;
reg reg_ce;
initial reg_ce=1;
assign ce=reg_ce;
endmodule
这段程序的目的是想试一下初始化,想在定义的输出引脚ce量到高电平,但是没量到,为什么啊? |
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- UID
- 146921
- 性别
- 男
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- 146921
- 性别
- 男
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- 146921
- 性别
- 男
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| 谢谢楼上的,我用的是xilinx webpack,跟你说的ISE是一样的吗,我一直都没搞清楚两者之间的关系 |
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- UID
- 146921
- 性别
- 男
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| 我打开了xilinx constrants editor,也看到了misc,但是没找到FFs/Latch init |
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