Modelsim的基本仿真流程大致分以下几个步骤：建库、编译工程、前后仿真、调试等。Modelsim仿真既可以在modelsim界面操作，也可以用do文件实现， 这里结合学习的教程、网上看到的资料，和实际遇到的一些问题，分别做一整理小结。
建库包括Altera库和Xilinx库，同时都包括Verilog和VHDL。这里只建了Verilog库，VHDL和Verilog步骤相同。
对于Altera库主要包括lpm元件库、Mega_Function库atera_mf、altera原语库altera_primitive和各器件系列模型库。前三种是调用altera模块的必备库，第四种是进行综合后功能仿真和布线后时序仿真需要的库，和器件系列有关，只选对应系列即可。
Altera库创建和编译步骤如下：
- 在Modelsim安装目录下新建文件夹，命名altera_lib，以存放编译后的库文件，可以在altera_lib下新建Verilog和VHDL两个子文件夹，分别存放Verilog和VHDL库。
- 打开Modelsim，新建Library，file ->new->library ..
- 如下图，创建lpm库，路径E:\modeltech_10.1a\altera_lib\Verilog\lpm
- 添加库文件，并编译，compile -> compile … ，出现compile source files窗口，library 指定到lpm下，查找范围，选quartus安装目录下… eda\sim_lib目录里的仿真原型文件：220model.v ， 点compile ，点done。
到此，lpm库建立完毕。
- 同理，建立altera_mf库添加 altera_mf.v ，建立primitive库添加altera_primitive.v
建立各系列的模型库，命名可用系列名加_ver“xxx_ver”，也可随意吧，添加各系列的xxx_atoms.v。
这里，也可以把以上库放在一个文件夹，这样做简单，一次就搞定，分开也就是条理清楚，没人去看，所以没必要。
- 修改modelsim.ini文件，为的是让modelsim能自动map到已经编译的这些库上。先去掉只读属性，在[Library]和[vcom]之间加上：库名=库路径[绝对路径或者相对路径]，相对路径是相对于modelsim安装路径， modelsim安装路径用$MODEL_TECH表示。
这里所有库都放在E:\modeltech_10.1a\altera_lib下，库名是altera_lib，这里只添加一句：
altera_lib = E:\modeltech_10.1a\altera_lib
- 保存退出，改回modelsim.ini只读属性，防止乱改。至此altera库建立完毕。
Xlinx库创建和编译步骤如下：
相比altera，xilinx建库很方便。xilinx有批处理命令，直接在console命令窗口，输入compxlib命令，调出编译库的窗口，先改掉modelsim安装目录下modelsim.ini只读属性。设置如下图：
Next，选择语言：
Next，选择需要编译的器件：
Netx -> next,选择输出路径，launch compile process，等待编译完成。完成后改回modelsim.ini只读属性。至此xilinx库建立完毕。
编译工程主要包括：code、testbench、建立工程、建立工程库、映射、编译等。Code主要有code思想和风格，在Verilog部分涉及。Testbench，下边给出一个公用模板，基于这个方便修改，可以根据自己的习惯建一个temp_tb.v。
Modelsim界面编译工程：
- 新建工程：打开modelsim，file -> new -> project .. ，指定工程名、路径、工程库。
- 编译，compile –> complie all
- 编译语法查错，直到编译通过。至此编译完毕。
仿真是在编译的基础上，进行的功能调试，包括综合前功能仿真、综合后功能仿真和布局布线后时序仿真。
Modelsim界面综合前仿真：
- 指定顶层，开始仿真;simulation -> start simulation … ，在work 库中，指定testbench，ok，开始仿真。
信号，加入wave
- 运行，查看波形。Run -> run all ….
至此，简单的modelsim界面综合前仿真介绍完毕。
Modelsim界面综合后仿真：
综合后仿真需要quartus综合后的网表文件(以altera为例)，
- 综合后的网表的生成: quartus工程名右键 -> setting –> EDA Tool Setting, 双击Simulation ，选择EDA软件modelsim，选择输出网表路径，如图
- More settings …. 将 Generate netlist for functional simulation only 设置为ON
- 保存，全编译。
- 检查一下…/modelsim/Psyth/source 里面，可以发现，已经生成了一个*.vo 文件。
这个就是需要的网表文件。（VHDL 的输出网表是*.vho 后缀名的）
e) 将vo文件添加到工程，指定TestBench 文件top_tb.v，同前边一样进行仿真。
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