设计和仿真6.25G速率下的ALTERA器件StratixII GX 点对点

wxg1988

设计和仿真6.25G速率下的ALTERA器件StratixII GX

王敏志

概述
         点对点的高速设计可以利用ALTERA的GXB之Basic模式来实现，ALTERA给出了这种模式下6.25G速率下参考实例。本文基于Stratix II GX器件介绍GXB设计和仿真，特别需要提到的是笔者一直在使用ArriaGX，这个系列和Stratix II GX一样最高可支持32 bits位宽，只是笔者一直在使用16-bit模式，而此模式无法使能Byte Ordering模块。另外，这个例子的亮点是仿真了Byte Ordering模块。笔者的产品应用中并没有使用这个模块，所以字节对齐都是通过手动完成，通过这个例子GXB似乎可以自动完成字节对齐，仿真是没有问题，还是需要进一步上板子进行验证。本文只关心仿真，后续的上板验证结果另行报告。
注：ModelSim版本为ModelSim SE PLUS 6.5a。
实例简介
         例子中的GXB包括发送和接收各一个通道，一起例化。收发通道的主要配置参数满足下列条件：
l  156.25MHz的32-bit并行数据，双工通道
l  使能8B/10B编解码
l  Word alignment的控制码是K18.5
l  Byte ordering控制码是K27.7
设计包含一个数据发生模块（data generator），重复产生32’hBCBCBCBC控制符（K28.5）后跟一个32’hFBFBFBFB控制符和32’h00000000，32’h01010101，32’h02020202... … 32’hFFFFFFFF数据。
另外，必须包含一个复位和上电控制逻辑模块，用于确保Transceiver得到正确的复位流程。

图1：工程top level

GXB参数设置
         本节详细介绍GXB的参数设置，以下是step by step介绍每一页参数设置界面。图2是通用参数设置界面，选择Basic协议，双工模式，所以操作模式设置为“Receiver and Transmitter”，通道数选择1，位宽32-bit，输入时钟156.25MHz，并设置速率6250Mbps。

图2：Transceiver通用参数设置界面

图3：RX和TX PLL的参数配置

         图3是收发器的PLL配置界面，图中“train the receiver PLL”被使能，说明RX和TX使用同一个输入时钟，否则TX和RX分别有独立的时钟输入端口。另外，最好使能接收的rx_pll_locked和rx_freqlocked端口，调试的时候会用到。

图4：接收端模拟和校正模块配置

图5：发送端模拟设置

         图4位接收端模拟和校准模块配置界面，该界面基本默认设置即可。图5是发送端模拟设置，除非想使用高级的应用比如预加重或者接收端均衡等，否则也请默认设置。

图6：协议设置之Basic1设置界面

图7：协议设置之Basic2设置界面

         图6是协议设置之Basic1设置界面，使能8B/10B编解码和byte ordering模块。对于byte ordering模块使能基于“The sync status signal from the word aligner”。
注：This means that after word aligner automatically signals for byte ordering to begin once the word boundary has been found.
         另外byte ordering模块的pattern码和pad pattern码默认即可，这其实就是本文开始时提到的K27.7码。
         图7时协议设置之Basic2设置界面，由于之前已经使能了Byte Ordering模块，所以这里的word alignment模块已经被自动使能了。其它默认即可，控制码默认就是K28.5。
         到此，GXB设置基本完成了，只是不知道为何Single模式即位宽16-bit以内无法使能Byte Ordering模块。