// 中级篇: (四海朋彼,可游天下)
21). Verilog:
a). 熟练dff, dffe的使用技巧;消除latch使用恐惧症.
b). 理解并熟练掌握同步、异步复位的写法.
c). 阅读芯片datasheet中的关于时序的波形图和列表.
d). for 循环体跳出方法, for语句的宜使用原则
e). 了解异步电路的读写触发特点和时序要求
f). 充分领悟"端口只有线型"
22. Settings
a). 设置派生时钟(倍频等),
b). 充分理解setting下所有设置栏目及其选项的意义与可预见结果.
23. Simulation
a). 设置并生成正确无误的时序仿真图
24). 选择Classic timing (fast model) 菜单进行时序分析;
22). 点击TimeQuest按钮进行时序分析, 生成*.sdc文件;
a). 直接修改*.sdc原文件,精确定义当输入触发被看作时钟时的时钟频率,
b). 消除各种与时钟相关的warning
24). 在assignment edit中增加Tsu, Th等时序约束条件;
a). 观察再编译后报表的区别;
b). 理解multicyle clock及其他各选项的意义.
25). 设法消除一切不甚理解的warning, 消除一切可能被消除的毛刺.
26). 硬件验证(LED, 示波器)
a). 功能仿真必须正确无误;
b). 引脚位置分配复验正确,
c). 杂脚处理停当;
d). VccIO分配处理正确. |
