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- UID
- 871057
- 性别
- 男
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位同步提取数字锁相环由CPU2实现，其P1.4输入的控制信号MSKC来自CPU1，由工作方式决定：在FSK/MSK工作方式时，MSKC=1;在GMSK/GFSK工作方式时，MSKC=0。
对接收的随机数字信号，可近似认为两相邻码元中出现00、01、10、11的概率相等，其中有数据跳变的占一半。而对无DLF的数字锁相环而言，每发生数据跳变可调整相位一次，因此平均每2Tb s可调整相位一次，故同步建立时间为：
有DLF的数字锁相环，调整相位的速率要比无DLF的低，故同步带比式(5)小。
由式(1)、式(2)、式(5)可知，3个性能指标都取决于DCO周期调整步距δ：δ愈大，同步带愈大，同步建立时间愈短，但相位误差却增大了。所以δ应折中选取，在保证锁相环路能锁定(同步)的前提下，δ尽可能取小些，以减小相位误差。
3 本设计采用单片机芯片实现数字电路相关器件，简化了相关器件复杂的逻辑电路设计，降低了系统的功耗和成本，提高了系统的可靠性。实现位同步的方法很多，本文讨论的是采用数字锁相环技术来提取位同步信号。在位同步提取中，如何缩小同步建立时间、降低位误差及增大同步保持时间是好的位同步设计的努力方向。
位同步提取数字锁相环由CPU2实现，其P1.4输入的控制信号MSKC来自CPU1，由工作方式决定：在FSK/MSK工作方式时，MSKC=1;在GMSK/GFSK工作方式时，MSKC=0。
对接收的随机数字信号，可近似认为两相邻码元中出现00、01、10、11的概率相等，其中有数据跳变的占一半。而对无DLF的数字锁相环而言，每发生数据跳变可调整相位一次，因此平均每2Tb s可调整相位一次，故同步建立时间为：
有DLF的数字锁相环，调整相位的速率要比无DLF的低，故同步带比式(5)小。
由式(1)、式(2)、式(5)可知，3个性能指标都取决于DCO周期调整步距δ：δ愈大，同步带愈大，同步建立时间愈短，但相位误差却增大了。所以δ应折中选取，在保证锁相环路能锁定(同步)的前提下，δ尽可能取小些，以减小相位误差。
3 本设计采用单片机芯片实现数字电路相关器件，简化了相关器件复杂的逻辑电路设计，降低了系统的功耗和成本，提高了系统的可靠性。实现位同步的方法很多，本文讨论的是采用数字锁相环技术来提取位同步信号。在位同步提取中，如何缩小同步建立时间、降低位误差及增大同步保持时间是好的位同步设计的努力方向。 |
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