基于Altera Cyclone V SoC的JPEG编码分析

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关键字：SoC   JPEG   视频压缩算法   FPGA   DSP  
H.264等视频压缩算法在视频会议中是核心的视频处理算法，它要求在规定的短时间内，编解码大量的视频数据，目前主要都是在DSP上运行。未来在添加4k*2k、H.265编解码等功能，并要求控制一定成本的情况下，面临DSP性能瓶颈的问题，所以希望部分算法可以下放到FPGA来实现,借助FPGA并行处理的优势，来加速整个系统。
基于Altera Cyclone V SoC平台的试验可行性分析

1.JPEG图像压缩算法与H.264等视频压缩算法，有一定的相似性，并要简单很多，有一定的借鉴意义，故本次短期试验使用JPEG算法来验证该SOC平台；

2.JPEG压缩算法如果完全在FPGA上用Verilog HDL语言实现，有一定难度，并且开发周期很长，而C语言源码，已经比较成熟，移植到ARM比较简单；

3. 经考察，Altera Cyclone V SoC平台，拥有两颗速度高达800MHz的Cortex A9内核，并有大容量的逻辑单元，和高速收发模块。FPGA与ARM之间的AXI标准总线，速度更是高达100Gbit，对传输高清视频数据，即使 4K*2K也是绰绰有余。