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FPGA Design Flow 学习笔记(5)--参加年度达人

FPGA Design Flow 学习笔记(5)--参加年度达人

流水线Pipelining

在数据路径直接插入触发器可以增强性能:减少逻辑层数,从而允许更高的时钟频率

在触发器之间如果只有一个逻辑级别,则流水线无法提升性能。



流水线的延迟latency

• 在第一个输出结果可用之前,每一级流水线都会增加一个时钟周期的延迟,叫做“流水线添充”(filling the pipeline)
• 流水线被填充满之后,每个时钟周期都会有新的结果被输出


记录学习中的点点滴滴,让每一天过的更加有意义!
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