基于verilog的分频器设计 (可实现任意整数分频) 分频器

Bazinga

例化时，仅需要按您的需求修改代码中带★号的参数   ps. 这里只有一处需要修改

/******************************************************************************************
Author:  Bob Liu
E-mail： shuangfeiyanworld@163.com
Device:  EP2C8Q208C8
Tool:  Quartus 8.1
Function:  实现时钟的任意分频
Version: 2012-1-9 v1.0
********************************************************************************************/
module div_N (
     input CLK,  // 基准时钟
     output CLK_div_N // N分频后得到的时钟
    );
wire [31:0] N=20; // ★ N为分频系数,N≥2即可,N的值为CLK除以CLK_div_N后取整(四舍五入)

/******************** 产生备用时钟1 ***************/
reg [31:0] cnt1;
reg   CLK_div_N_1;
always @ (posedge CLK)
begin  
if(N[0]==0) // 如果N为偶数，比N%2==0这种判断方式更节省资源
  begin
   if(N==2) // 如果N为2
    CLK_div_N_1 <= ~CLK_div_N_1;
   else
    begin
     if(cnt1==((N-2)>>1))   //比cnt1==(N-2)/2这种判断方式更节省资源
      begin
       cnt1 <= 0;
       CLK_div_N_1 <= ~CLK_div_N_1;
      end
     else
      cnt1 <= cnt1+1;
    end
  end
else // 如果N为奇数
  begin
   if(cnt1==N-1)
    cnt1 <= 0;
   else
    cnt1 <= cnt1+1;
   if((cnt1==N-1) || (cnt1==(N-1)/2))
    CLK_div_N_1 <= ~CLK_div_N_1;
   else ;
  end


end

/*********************** 产生备用时钟2 *********************/
wire  CLK0=(N%2)? (~CLK):0; // 如果N为偶数，备用时钟2（CLK_div_N_2）恒为0，即不需要用到此备用时钟
reg [31:0] cnt2;
reg   CLK_div_N_2;
always @ (posedge CLK0)
begin
if(cnt2==N-1)
  cnt2 <= 0;
else
  cnt2 <= cnt2+1;


if((cnt2==N-1) || (cnt2==(N-1)/2))
  CLK_div_N_2 <= ~CLK_div_N_2;
end

/******************** 产生最终分频时钟************************/
assign  CLK_div_N = CLK_div_N_1 | CLK_div_N_2;

endmodule

忘了交代一点，上面的设计可实现任意整数分频，任意小数分频这样的精度要求还没有加进去，请小伙伴儿们见谅啊。不过根据我的使用经验，可实现任意整数分频就够了，反正我目前还没遇到过非要采用小数分频才能用的高要求。
     另外，上述设计是经过很多个网友验证过的，请放心使用