采用嵌入式测试器实现SoC中存储子系统的良品率设计 嵌入式

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关键字：SOC   嵌入式   存储  
       系统级芯片(SoC)中存储器容量的增加以及嵌入式存储器支配整个裸片良品率的事实，使良品率设计(DFY)面临日益严峻的挑战，特别是在新兴的90nm和65nm半导体技术领域。由于嵌入式存储器容易产生较高的缺陷率，会对整个芯片良品率和良品率管理产生重要影响，因而DFY成为制造的关键问题。

       传统的存储器测试和修复方法不能有效地管理当前SoC的复杂度和水涨船高的测试成本。为了克服这些挑战，半导体知识产权(IP)供应商提出了一种称为IIP(基础架构IP)的新型IP，IIP的作用就像嵌入芯片内部的微型测试器。

       IIP的例子包括用于逻辑和存储器的内建自测试(BIST)，以及用于嵌入式存储器的内建修复分析(BIRA)、内建自修复(BISR)和错误校正代码(ECC)。本文将讨论这样一种面向嵌入式存储器测试和修复的IIP，以及这种IIP如何解决设计和制造过程各个阶段的良品率问题。


     技术挑战

       摩尔定律引领人们持续不断地研究更复杂和更大规模的设计，工艺节点正在从130nm、90nm、65nm及以下节点向更小的硅特征尺寸前进。这些更新的工艺技术造成设计规则复杂、制造和掩模成本更高。因此，面向如此先进技术的设计团队需要了解其设计能否在可接受的良品率等级上具有可制造性。

       传统上，良品率问题一直属于制造团队的研究范围，但是，在上述先进工艺技术领域，设计工程师正将注意力转向芯片设计流程中的可制造性标准。采用新兴技术导致良品率下降体现在三个方面：随机缺陷、系统缺陷和参数缺陷。解决这些问题的良品率改进方案有很多，贯穿设计到制造的产品流程的各个阶段都要进行良品率管理。

       这可以分类为对设计进行逻辑添加和物理修正。物理修正的一个例子是良品率驱动的版图设计，重点是修改影响设计性能并进一步影响整体良品率的版图设计规则。逻辑添加对设计添加测试结构以帮助提高制造过程的良品率。测试结构被设计用于检测器件中因随机、系统和参数缺陷造成的各种故障，以及修复嵌入式存储器中的某些缺陷。

       新兴技术使单芯片中能够集成更多的嵌入式存储器，进而使存储器成为SoC中占据支配地位的组成部分，如图1所示。嵌入式存储器采用了比芯片上逻辑部分更先进的规则进行设计，因而缺陷级别更高。存储器的结构致密，实际上其缺陷密度的代表值是逻辑部分的两倍。因为IC中包含存储器和逻辑部分，因此存储器决定了整个SoC的良品率。修复存储器中的缺陷，就能够改善整体良品率并实质性节省制造成本。

       此外，先进技术提供了广泛的工艺选择，满足了在同一设计上具有不同存储器容量和架构的多种应用(设计)的需要。对于需要存储器测试和修复方案的多种存储器架构以及不同冗余配置的设计，这些挑战增强了对良品率管理的需求。

       嵌入式存储器测试和修复

       在嵌入式存储器中管理良品率的一种方法是在制造修复过程中利用冗余或空闲单元。以历史的观点看，嵌入式存储器一直具有自测试能力，但是不能自修复。近来，嵌入式存储器因缺陷密度较高，被迫采用冗余单元，就像独立式存储器一样。对给定的存储器确定足够及合适类型的冗余单元，需要存储器设计知识和待选用工艺节点的历史故障信息。这本身就是一个挑战，何况正确的冗余单元并不能解决全部问题。掌握存储器缺陷检测和定位的方法并分配冗余单元需要用到缺陷分布的制造知识。

       传统的存储器测试和修复方法依靠外部存储器测试器和通用目的冗余分配软件来修复存储器，然而，不断增加的测试成本促使人们开发嵌入到SoC之中的集成式测试和修复结构。先进的存储器测试和修复系统通常被嵌入到芯片上以诊断出现故障的存储器位，并利用存储器中的冗余资源(行或列或二者都用)修复出现故障的存储器。