FPGA的静态功耗分析与降低技术 晶体管, 技术, 模型

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FPGA已经被广泛用于实现大规模的数字电路和系统，随着CMOS工艺发展到深亚微米，芯片的静态功耗已成为关键挑战之一。文章首先对FPGA的结构和静态功耗在FPGA中的分布进行了介绍。接下来提出了晶体管的漏电流模型，并且重点对FPGA中漏电流单元亚阈值漏电流和栅漏电流进行了详细的分析。最后根据FPGA的特点采用双阈值电压晶体管，关键路径上的晶体管采用低阈值电压栅的晶体管，非关键路径上的晶体管采用高阈值电压栅的晶体管，以此来降低芯片的静态功耗。

1引言

FPGA因其可以降低成本和设计周期，已经被广泛用于实现大规模的数字电路和系统。随着数字电路规模越来越大，时钟频率越来越高，也增加了FPGA的复杂性和技术难度。在深亚微米技术下，随着导电沟道越来越短，静态功耗越来越大，FPGA面临许多新的挑战。本文首先简单介绍了FPGA的结构和静态功耗在FPGA中的分布，接下来介绍了晶体管漏电流的原理，提出了FPGA结构中基本单元漏电流的模型并进行了分析，最后提出降低静态功耗的解决措施。

2 FPGA的结构和静态功耗分布

2.1 FPGA的结构和基本组成单元
一个FPGA的结构如图1所示。FPGA中含有规则灵活的可编程配置逻辑块，简称CLB，在它们周围是一圈可编程输入输出模块，简称IOB，两边有两列BRAM，位置是在CLB和IOB的中间。CLB、BRAM和IOB之间是互联资源。



FPGA的功能是基于查找表LUT来实现的，LUT是SRAM的阵列来实现真值表。图2说明了2输入查找表的结构。



FPGA的布线互联是基于SRAM控制的可编程开关实现的，有三种基本结构，如图3所示。



2.2静态功耗在FPGA不同单元中的分布
通过对0.25μm工艺的FPGA进行HSPICE仿真，静态功耗在FPGA中不同单元的分布如图4所示。从图中可以看出，静态功耗主要来自配置SRAM和布线互联，超过整个电路静态功耗的70%.