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为了满足多方向、多规格的宽带信号解调的需求,人们越来越倾向于具有先进的模块化集成、采用总线结构设计、高速高精度AD 变换模块和多DSP 高速处理网络结构的技术路线。综合考虑对系统设备体积的要求、连续采集时间、抗干扰能力、通用性和实用性等多方面的因素,信号实时处理设备的硬件应该具有程序加载接口,根据信号的不同调制类型,可以通过软件界面对DSP 进行动态加载,以完成信号的实时解调。这种总体设计技术路线可以大大缩小系统设备的体积,增加了机动性,增强了功能及其扩展能力,灵活使用组合方法,提高系统性能价格比。为此,本文提出了基于ADSP TS201 的多DSP 并行系统方案,该系统能够作为一种通用的软件无线电处理平台实现高速宽带信号的实时解调。
1 DSP 芯片的选型
美国TI 公司和AD 公司是全球最大的两个DSP 芯片生产厂商。就单片性能而言,他们所生产的TMS320 系列和ADSP 系列DSP 芯片都有高端产品,可以满足处理速度的要求。但是, 在构成多DSP 方面, ADSP Tiger-SHARC 系列处理器有其自身的优势。在用ADSP Tiger-SHARC 处理器组成多DSP 系统时,其本身就提供了实现互连所需的片内总线仲裁控制和特有的链路口,可以以各种拓扑结构互连DSP ,满足一些大运算量的要求。尽管TI 的DSP 也可以互连,但是机制比较复杂, 因此,选用ADSP Tiger-SHARC 可以降低外围设计的复杂度,增强系统的稳定性。
TS201S 芯片(600 MHz) 主要性能指标：
(1) 运行速度:1167 ns 指令周期;每周期可执行4 条指令;
(2) DSP 内部有2 个运算模块,支持的运算类型有:32 b 和40 b 浮点运算,8 b ,6 b ,32 b 以及64 b 定点运算;
(3) 每秒可执行12 G次16 b 定点运算或316 G次浮点运算;
(4) 采用单指令多数据(SIMD) 模式,可提供418 G/ s的40 b 乘加运算;
(5) 外部总线DMA 传输速率112 GB/ s (双向) ;
(6) 4 个链路口(每个链路口提供112 GB/ s 的传输速率,可同时进行DMA 传输) ;
(7) 用于通过共享总线提供无缝连接的片内集成总线仲裁控制;
(8) 片上SDRAM 控制器,片上DMA 控制器( 提供14 条DMA 通道) 。
2 多DSP并行系统组成
系统采用模块化、总线结构设计。如图1 所示, 多DSP 并行处理系统由模拟前端处理模块、AD 变换模块、数据缓冲和速率适配模块、多DSP 处理网络模块、控制管理平台以及信号处理软件组成。
系统采用了CPCI 结构的工控机为基本支撑平台,各主要功能部件构成相互独立的CPCI 插件,插件间以PCI和Link 链路口等接口相连。
在多DSP 并行系统中,基于CPCI 结构的工控机PC主板是系统的调度中心,他通过主机口完成系统的管理、监控、软件加载等操作。DSP 部件是系统的核心;DSP 外部总线通过逻辑和系统的CPCI 总线通信,完成程序的动态加载、任务的传送、控制调度信号的传递以及中间处理结果的监测等。
3 多DSP 并行系统的结构设计及工作原理
3. 1 多DSP 并行系统的结构设计
TS201S 芯片在组成多DSP 系统时,处理单元之间的网络结构一般有如下2 种:一种是各处理单元有各自独立的数据存储器而通过链路口相连的分布式并行处理系统,又称松耦合式系统;另一种是通过外部共享总线组成共享存储器系统,称为紧耦合式并行处理系统(图2) 。
其中流式松耦合系统结构简单、容易设计、效率高,但是他只注重了时间上的并行性,而忽略了空间上的并行性;共享总线式紧耦合系统具有非常快的结点对结点的数据传输率,使软件间的通信方式变得简单高效,但是在每个周期里,只有两个处理器可以通过共享的总线进行通信,其他处理器则被阻塞。针对以上情况,我们采用了两种结构并存的一种并行处理网络结构(如图3 所示) 。
整个多DSP 并行系统以CPCI 总线为基础,构成系统控制框架, DSP 利用其外部总线构成一个紧耦合结构的数据通路,同时DSP 每片之间还通过Link 口以流式松耦合结构的方式互连,两种结构相辅相成,能够适应不同算法的需求,以达到最佳的资源利用。
3. 2 多DSP 并行系统的工作原理
为建立一个灵活的硬件处理系统,多DSP 处理系统采用模块化结构。模块包括输入部件、多DSP 处理器部件、输出部件以及工控PC 主板。在结构不变的情况下,可以进行各模块的更换、修改或升级等。目前系统配置1 块多DSP 处理器模块(包含四块TS201 芯片) ,作为扩展性设计的考虑,将来可通过更换DSP 芯片(升级处理器部件) 、增加或多个处理平台级连的方式提升整个系统的处理能力。
结合图3 所示,多DSP 并行系统的工作原理如下:模拟前端处理设备输出的中频信号,首先进入AD 转换模块形成数据,数据再通过FPGA 进行逻辑转换后,按TS201 芯片Link PORT 口的时序要求将数据传送到第一块DSP ,接着在主机的调度下,DSP 依次对数据进行处理,DSP 之间通过Link PORT 口交换数据,最后一片DSP 将数据输出。
4 应用实例
以下介绍的是多DSP 并行处理系统在软件无线电平台中的应用实例,软件无线电是在无线通信领域提出的一种新的通信系统体系结构,他的基本思想是以开放性、可扩展、结构最简的硬件为通用平台,把尽可能多的通信功能用可升级、可替换的软件来实现。由前面的介绍可见,多DSP 并行处理系统的模块化、扩展性和软件加载能力充分地体现了软件无线电的基本思想,能够为软件无线电搭建通用的硬件处理平台。为了满足对信号的实时解调处理,并行处理系统软件必须包括:并行处理系统的控制管理软件和实时解调处理软件,下面分别详细介绍二者的功能和实现。
4. 1 系统控制管理软件的实现
控制管理软件包括基于IPCORE 的CPCI 总线软件驱动程序和应用程序。
基于IPCORE 的CPCI 总线驱动程序是多DSP 控制管理软件的核心。系统安装了硬件驱动程序之后,就可以识别CPCI 设备并对其分配系统存储器空间、中断号以及IO 端口等系统资源,驱动程序提供界面到硬件资源的控制接口函数,应用程序界面调用这些控制接口函数去访问多DSP 的硬件资源、监控板上的状态信息。应用程序的功能包括：
(1) 完成DSP 程序的动态加载以实现不同解调算法的更新;
(2) 获取DSP 内部存储器的数据来查看解调的中间结果;
(3) 设置模数转换精度、选择采样时钟、改变实时解调参数来适应信号的不同规格;
(4) 通过CPCI 总线的DMA 机制来实现解调各个步骤的数据的实时采集记录,解调数据结果可按用户指定文件长度大小存储在磁盘中,并通过千兆网口与其他主机互连,实现数据共享。
DSP 内部控制程序包括DSP 初始化自引导程序和数据通信程序。
DSP 初始化自引导程序是以主机口的方式进行的,主机首先编译包括加载核代码的DSP 内部程序代码,然后通过DSP 外部口的数据和地址总线将编译好的指令写Tiger SHARC 的AutoDMA 通道( 复位后被激活和初始化) ,DSP 产生中断执行指令并执行加载核代码,接着后续指令加载到存储器空间,最后执行代码。DSP 数据通信程序包括外部口通信程序和链路口通信程序。外部口通信程序相对简单,DSP 通过外部口的地址数据总线相互访问各自的资源,程序只要由处理器核调用相应的指令即可。程序也可通过DMA 控制器控制外部口,在本系统中,DMA 数据流控制是由链路口完成的。
4. 2 并行解调处理模块的划分
基于多DSP 并行实时解调处理高速数字调制信号是解调技术发展的一个方向,由于目前实时信号处理对处理速度的需求在不断增加,仅靠单DSP 系统已经不能适应超大运算量的要求。并行处理特别是多处理机并行才是解决大规模计算问题的一种可行的途径。基于多DSP 并行解调处理技术涉及到关键技术是并行处理任务的分配。
并行处理器的任务分配一般遵循每个DSP 的运算应尽可能均衡,当流水线中某一段任务负载量大于其他段时,会形成处理瓶颈而降低系统效率,从而直接影响整个系统的实时处理能力。在系统中,实时解调处理模块具体分解如下:用四片DSP 并行处理,完成信号的实时解调处理,其中一片用于基带AGC 匹配滤波处理,一片用于时钟提取/ 定时同步处理,一片用于载波提取/ 相位跟踪处理,一片用于IQ 路正交均衡处理和比特映射。其处理结构见图4 。从算法复杂度和计算量比较来看,时域均衡模块最大,载波相位最大似然估计模块其次,符号定时模块再次,数字下变频模块最小。因此,该系统解调处理流程的设计必须遵循处理数据流逐级递减的原则,即采样级数据流经过数字下变频模块和符号定时模块,降为符号级数据流,这样随后的载波相位最大似然估计模块和时域均衡模块的计算量大为降低,保证了分解后的各个处理模块计算量负载趋于平衡,符合并行处理任务的分配原则。
5 结 语
本文介绍了一种基于ADSP TS201 的多DSP并行系统方案。在该多DSP并行系统的设计中,采用了流式松耦合和共享总线式紧耦合并存的一种并行处理网络结构。实际应用表明,该多DSP 并行系统应用于软件无线电平台中,基本满足了以开放性、可扩展、结构最简的硬件为通用平台,把尽可能多的通信功能用可升级、可替换的软件来实现的软件无线电平台功能。
作者：黄 瑞，皮兴宇 |
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