同样的一段程序（使用双口RAM）
在两个文件夹下分别综合后仿真，结果出现两种不同的情况
请教像这样的情况通常都是什么地方出问题了
这两种不同的情况分别是
一种是开始一段时间是不定态，以后是正常的输出
另一促是开始一段时间是，以后就是不定态 仿真时，Modelsim 给出的是 # ** Error: d:/Xilinx/verilog/src/simprims/X_RAMB4_S2_S2.v(555): $setup( negedge ADDRB[2] &&& ENB:1667020828 ps, posedge CLKB:1667021738 ps, 1117 ps );
# Time: 1667021738 ps Iteration: 1 Instance: /hchverilog_tst_tf_tf/uut/\ram_h2/B19\
# ** Error: d:/Xilinx/verilog/src/simprims/X_RAMB4_S2_S2.v(558): $setup( posedge ADDRB[4] &&& ENB:1667022519 ps, posedge CLKB:1667023405 ps, 1117 ps );
# Time: 1667023405 ps Iteration: 1 Instance: /hchverilog_tst_tf_tf/uut/\ram_h2/B11\
# ** Error: d:/Xilinx/verilog/src/simprims/X_RAMB4_S2_S2.v(550): $setup( posedge ADDRB[0] &&& ENB:1667083624 ps, posedge CLKB:1667084195 ps, 1117 ps );
# Time: 1667084195 ps Iteration: 1 Instance: /hchverilog_tst_tf_tf/uut/\ram_h2/B7\
# ** Error: d:/Xilinx/verilog/src/simprims/X_RAMB4_S2_S2.v(550): $setup( posedge ADDRB[0] &&& ENB:1667083505 ps, posedge CLKB:1667084238 ps, 1117 ps );
# Time: 1667084238 ps Iteration: 1 Instance: /hchverilog_tst_tf_tf/uut/\ram_h2/B19\
# ** Error: d:/Xilinx/verilog/src/simprims/X_RAMB4_S2_S2.v(551): $setup( negedge ADDRB[0] &&& ENB:1667146124 ps, posedge CLKB:1667146695 ps, 1117 ps );
# Time: 1667146695 ps Iteration: 1 Instance: /hchverilog_tst_tf_tf/uut/\ram_h2/B7\
。。。 诸如此类的信息直到仿真结束
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