转向使用即插即用的分层 DFT 的好处 如何

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关键词： DFT , 测试图案 , IC设计

作者：Ron Press，明导 对于许多现有的和未来的集成芯片器件来说，一项主要挑战就是如何为庞大数量的设计创建测试图案。对于有百万门甚至数亿门的设计，传统上等到设计完成再创建测试图案的方法是不切实际的，产生所有这些图案需要庞大的计算能力和相当多的时间。分层可测试性设计通过在区块或内核上完成了 DFT 插入和图案生成解决了这个问题。这大大减少了图案生成时间和所需的计算资源。它还能让你在设计过程中提前完成大部分 DFT 和图案生成，从而大幅提高可预测性并降低风险。本文将介绍分层 DFT 流程的：插入扫描包装器 (Wrapper)、为内核生成灰盒图像，将内核级图案重定向到集成芯片顶层的简单映射步骤。 传统的全芯片 ATPG 正日渐衰退 在集成芯片设计在尺寸和性能上不断改进的同时，ATPG（自动测试图案生成）工具在与之并进上有着不俗的表现。伴随着工艺节点的逐代往前发展，新的制造工艺缺陷也不断迸发出来，相应的用于检测新缺陷的新故障模型和测试图案类型也随之被开发。测试机台上为了达到 必须数量的测试图案所需要的测试周期数一度变得不太现实，于是有了嵌入式压缩技术来解决这个问题。这种方法事效率有了百倍的提高，也让 ATPG 得以跟得上现代设计的步伐。此外，分布式多进程和多线程的多重处理 ATPG 使得ATPG 的运行时间能够得到很好的控制。然而，由于许多设计已经变得如此庞大而复杂，即便 ATPG 解决了众多难题，但是等到集成芯片设计完成后再创建测试图案传统方法还是存在诸多挑战。 整个设计完成后，对于创建测试图案和测试芯片这个整体，还可能存在几个更重要的问题： 对一个大规模世纪的全芯片生成测试图案需要一个超大工作站。有些公司对现有的设计已经需要使用有256 Gig加很多交换空间的工作站。 超大规模设计的测试图案生成可能需非常长的运行时间。 测试图案生成必须要等到设计周期的后期，并可能成为关键路径的一部分。如果 ATPG 过程中出现问题，那么它可能会影响设计下线。 由于全芯片一起测试，功耗可能会高于预期。 除上述问题之外，有时把大部分的测试资源集中在某一区块或内核上才更有意义。这是因为两个区块所需的测试图案类型和时钟可能完全不同，不能同时测试。让我们来看一个简单的例子，在一块芯片中对内核1例化了两次，对内核2例化了一次。下面的几种情况可能会使同时测试内核1和内核2变得效率低下，甚至可能是无效的，例如： 两个内核使用主芯片上的同一个时钟控制器，但需要不同的时钟序列。 内核1需要500个测试图案，内核2则需要5000个测试图案。如果对它们并行测试，那么在完成前500个测试图案之后，到内核1的所有IO将会被浪费。 为什么即插即用是合理的？ 即插即用的总体思路在现代社会日益流行。这种方法使用起来非常方便，只需插入即可。随着供应商和客户变得更加分散和多元化，各类企业都希望在这种状况下保持竞争力，那么它就成为了一种必然选择。现如今，如果没有供众多外部供应商提供应用软件的即插即用接口，那么任何手机都是没有竞争力的。 对于集成芯片测试目前面临的一些挑战来说，即插即用让整合变得简单同样也非常重要。甚至集成电路测试基础架构也已经开始更多地采用IJTAG [IEEE P1687]来实现即插即用。针对内核和测试图案的 DFT 同样可以被视为即插即用型设计。 这种方法带来的一个重要好处就是，在设计过程中你可以在内核层面提前完成所有工作。这降低了许多类型的风险，因为任何问题都可以提前解决，让最终芯片测试架构和结果变得更可预见。在内核层面做更多的测试工作还能让各单独的开发团队独立工作，然后向做芯片集成工作的同事交付标准的 DFT 操作和测试图案等数据。此外，一旦设计和图案数据完成，同样的数据可以被重新用于任何使用该内核的芯片设计。 即插即用方法同样非常灵活。如果设计出现问题，需要进行工程更改（ECO），那么只需要对进行ECO的内核重新生成测试图案。 使用包装器链打造独立内核 分层和内核的即插即用方法的基本要求之一是，确保每个内核可以独立进行测试。关键是要使得对内核的控制和观测的访问如访问内核的输入输出端口般方便。我们利用包装器链这一特殊扫描链来实现这种访问。 DFT 工具可以从内核IO开始，并横穿内核逻辑直到找到第一个寄存器，然后将其包括在包装器链中。这些单元由于同时执行功能性任务和测试任务，因而被称为共享包装器单元。许多设计包含寄存器IO，这样进出内核的信号的时序能得到很好地确定。这使包装器插入变得非常简单。但是，IO和触发器之间有太多的组合逻辑是很常见的。因此，在插入包装器链前， DFT 工具让用户看到每个IO和触发器之间有逻辑规模的评估。又或者，用户可以设置一个阈值，在未超过该阈值情况下可以使用现有的功能触发器，反之则将自动添加一个新的专用包装器单元。高效的工具可以确定尽可能多的共享包装器单元，而把添加专用包装器单元作为最终手段。这可以节省大量的硅片面积并减少对功能时序的影响。 包装器链会自动与内核内部扫描链进行平衡，使之能够有效地用于嵌入式压缩。包装器链使用独立的扫描使能 (scan_enable) 信号，所以无论有无外部链接都能支持内核的高速测试。它们使得包装器能用于芯片顶层各个内核间的互连测试。 包装器链不仅使内核变得独立，同时还支持顶层IC建模和规则检查。一旦包装器链被插入， DFT 工具程序可以分析任何内核，并找出IO和包装器链之间存在什么样的逻辑。利用该逻辑，内核的部分图像被写出，我们称之为灰盒（图1）。灰盒被用来验证内核在顶层的连接是否正确（设计规则检查），同时也被用来创建各种内核之间的简单互连测试。因为灰盒仅使用少量的内核逻辑，设计图像通常比完整的内核设计小一个数量级。因此，也不再需要把全部的内核网表包含到IC设计中。 图1：当扫描链插入内核，包装器链的结构允许将内核隔离为一个完整的包装器内核，如左图所示。右图显示了一个灰盒模型，其中顶层测试只需要内核IO和包装器链之间的逻辑。 片上时钟控制器 (OCC) 有时在内核内，有时置于 IC 顶层。分层 DFT 支持支持以上两种方法。但是，如果 OCC 位于内核内部，那么内核本身就更加独立。否则，共享同一个 OCC的内核彼此依赖，使得多核同时测试受限。 灰盒生成具有额外的灵活性，用户可以根据需求定义归入（或排除出）灰盒的任何 DFT 逻辑或其他逻辑。 内核层面的模式生成 一旦包装器链、内部扫描链和嵌入式压缩被插入一个内核，那么它随时可进行ATPG。如前所述，分层 DFT 的优点是，内核 DFT 和 ATPG 的进行能够完全独立于其他内核（图2）。即便 IO 值未知，包装器链也能使 ATPG 实现高覆盖率。 ATPG 工具只需要得到测试图形将重定向的指示，这样未知值就可以通过IO赋值，同时恰当的数据被存出来，这些恰当的数据包括需要在IC顶层验证的任何时钟或被约束引脚。 [attach]126555[/attach] 图2：利用分层测试方法，所有区块的 ATPG 工作可以在各内核上独立完成。 如果一个内核在设计中被数次使用，那么该内核的 ATPG 只需要完成一次。重定向步骤可以将该测试图案数据并行应用于所有 区块。使用这种方法，只要内核设计完成，内核级 DFT 逻辑和测试图案验证即可完成。 将内核测试图案重定向并整合到顶层 分层 DFT 方法可以便捷地实现顶层 IC 的测试图案整合。第一步是执行一些基本的 DFT 设计规则检查（DRC）。完成这一步只需要有顶层网表和所有内核的灰盒模型（图3）。分层 DFT 方法常常使用IC 层测试访问机制（TAM），将芯片的IO定向到需要测试的特殊区块或区块组。它既可以简单到只需要几个多路复用器，也可以复杂得多。复用的内核通常有并联广播到所有内核的输入信道，这样从一套输入信道就得到同样的测试。我们比较建议将TAM建立在 IJTAG 的基础上，因为IJTAG是一个非常广泛而灵活的标准，也最适用于即插即用。 图3：模式重定向需要独立生成的内核测试图案，并对其进行重新定向，使之可以从IC层执行。这张图显示了被重定向并整合的三个内核测试图案，使其并行执行。对于一个典型的 IC来讲，会有一些区块的测试图案被整合，而另一部分区块需要被放到另一阶段进行测试。 具有TAM和内核灰盒的设计图要比完整的网表小得多，但它已经能够提供足够多的与内核 IO 和 DFT 逻辑相关的信息，可以进行完整的设计规则检查。一旦完成设计规则检查，内核测试图案可以自动重新定向，使之得以在IC层执行。尽管内核层测试图案是独立生成的，测试图案重定向可以整合并应用它们，只要 TAM 允许对区块进行并行访问，它们就可以并行执行，。 分层方法的最后一步是生成测试各内核之间互连的IC层测试图案。灰盒模型在这里被应用。它是设计后期的 ATPG 步骤，因为所有内核设计和 TAM 首先必须在此之前完成。然而，它是一个很简单的电路，ATPG 应该是快速而简单的。 下一步是什么？ 分层 DFT的扫描和包装器插入、灰盒生成和测试图案重定向等基本特性为许多设计提供了一个显著优势。但是选择哪些模块并行测试，哪些串行测试，使测试效率得到优化还需要很多做很多工作。有效的顶层规划要求一些内核测试图案信息必须是有效的。与帮助确定最佳压缩配置的压缩分析的功能类似，顶层 TAM 规划在内核设计可用时更为高效。针对这个问题正在开发的方法之一是将IC信道带宽动态分配给各个内核。这样的话，在设计TAM前就不需要知道内核测试图案的性质。此外，动态分配扫描信道将减少整个测试图案集的大小。 总而言之，分层DFT方法正在被许多设计所采用。因为 ATPG 只在内核级进行，它显著加快了 ATPG 的速度，降低了工作站的规模。这对于数亿门或以上的超大规模设计来说至关重要。分层 DFT 的另一大优点是它很大程度上改进了工序，带来了即插即用的便利。因此，只要内核设计完成，那么更多的 DFT 和 ATPG 工作可以在设计周期的更早阶段进行，这些都有利于降低风险、提高可预见性、以及后期的 ECO。 作者简介 Ron Press 是明导硅测试解决方案产品的的技术营销经理。他在测试和 DFT（可测性设计）行业有着25年的经验，曾多次出席全球各地的DFT和测试研讨会。他出版了数十篇与测试相关的论文，是国际测试会议 (ITC) 指导委员会的成员，IEEE 计算机学会 (IEEE Computer Society) 的 Golden Core 成员，IEEE 的高级会员。Ron拥有多项减少引脚数测试和无干扰时钟切换的专利。