FPGA与ADC数字数据输出的接口及LVDS应用诀窍 工程设计, 转换器, 接口

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关键字：FPGA   ADC   LVDS   JESD204   接口方式  
现场可编程门阵列(FPGA)与模数转换器(ADC)输出的接口是一项常见的工程设计挑战。本文简要介绍各种接口协议和标准，并提供有关在高速数据转换器实现方案中使用LVDS的应用诀窍和技巧。
接口方式和标准

现场可编程门阵列(FPGA)与模数转换器(ADC)数字数据输出的接口是一项常见的工程设计挑战。此外，ADC使用多种多样的数字数据样式和标准，使这项挑战更加复杂。对于通常在200 MHz以下的低速数据接口，单倍数据速率(SDR) CMOS非常普遍：发送器在一个时钟沿传送数据，接收器在另一个时钟沿接收数据。这种方式可确保数据有充足的时间完成建立，然后由接收器采样。在双倍数据速率(DDR) CMOS中，发送器在每一个时钟沿都会传送数据。因此，在相同的时间内，它传输的数据量是SDR的两倍。然而，接收器正确采样的时序更加复杂。

并行低压差分信号(LVDS)是高速数据转换器的常见标准。它采用差分信号，每一位均有P线和N线；在最新的FPGA中，其速度可达DDR 1.6 Gbps或800 MHz。并行LVDS的功耗低于CMOS，但所需的线数则是CMOS的两倍，因而布线可能比较困难。LVDS常常用在具有“源同步”时钟系统的数据转换器中，不过这并不是LVDS标准的一部分。在这种设置中，时钟与数据同相，并且与数据一同发送。这样，接收器就能使用该时钟更轻松地捕捉数据，因为它现在知道数据传输何时发生。

FPGA逻辑的速度一般跟不上高速转换器的总线速度，因此大多数FPGA具有串行器/解串器(SERDES)模块，用以将转换器端的快速、窄带串行接口转换为FPGA端的慢速、宽带并行接口。针对总线中的每个数据位，此模块输出2、4或8位，但以1/2、1/4或1/8的时钟速率输出，从而有效地将数据解串。数据由FPGA内部的宽总线处理，其速度远低于连接到转换器的窄总线。

LVDS信号标准也用于串行链路，大部分是用在高速ADC上。当引脚数量比接口速度更重要时，通常使用串行LVDS。常常使用两个时钟：数据速率时钟和帧时钟。并行LVDS部分提到的所有考虑同样适用于串行LVDS。并行LVDS不过是由多条串行LVDS线组成。

I2C使用两条线：时钟和数据。它支持总线上的大量器件，而无需额外的引脚。I2C相对较慢，考虑协议开销，速度为400 kHz至1 MHz。它通常用在慢速、小尺寸器件上。I2C也常常用作控制接口或数据接口。

SPI使用3到4条线：

● 时钟
● 数据输入和数据输出(4线)，或者双向数据输入/数据输出(3线)
● 片选(每个非主机器件使用一条线)

可用片选线有多少，SPI就能支持多少器件。它的速度可达约100 MHz，通常用作控制接口和数据接口。

串行PORT (SPORT)是一种基于CMOS的双向接口，每个方向使用一个或两个数据引脚。对于非%8分辨率，其可调字长能够提高效率。SPORT支持时域复用(TDM)，通常用在音频/媒体转换器和高通道数转换器上。它提供每引脚约100 MHz的性能。Blackn处理器支持SPORT，FPGA上可直接实现SPORT。SPORT一般仅用于数据传输，但也可以插入控制字符。

JESD204是一种JEDEC标准，用于单一主机(如FPGA或ASIC等)与一个或多个数据转换器之间的高速串行链路。最新规格提供每通道或每差分对最高3.125 Gbps的速度。未来的版本可能提供6.25 Gbps及更高的速度。通道采用8B/10B编码，因而通道的有效带宽降为理论值的80%。时钟嵌入在数据流中，因此没有额外的时钟信号。多个通道可以结合在一起以提高吞吐量，数据链路层协议确保数据完整性。在FPGA/ASIC中，为实现数据帧传输，JESD204需要的资源远远多于简单的LVDS或CMOS。它显著降低了接线要求，不过要求使用更昂贵的FPGA，PCB布线也更加复杂。


图1. FPGA接口中的SERDES模块和转换器的高速串行接口



一般建议

进行ADC与FPGA的接口设计时，下列一般建议会有所帮助。
● 使用接收器、FPGA或ASIC的外部电阻终端，而不要使用FPGA内部终端，以免不匹配引起反射● 致使超出时序预算。
● 如果系统使用多个ADC，请勿使用某个ADC的某个DCO。
● 布设连接到接收器的数字走线时，请勿采用大量“转接”(tromboning)来使所有走线保持等长。
● 利用CMOS输出端的串联终端降低边沿速率并限制开关噪声。确认所用的数据格式(二进制补码或偏移二进制)正确。

采用单端CMOS数字信号时，逻辑电平以大约1 V/nS的速度移动，典型输出负载为10 pF(最大值)，典型充电电流为10 mA/位。应采用尽可能小的容性负载，使充电电流最小。这可以利用尽可能短的走线仅驱动一个门来实现，最好没有任何过孔。在数字输出端和输入端使用阻尼电阻，也可以使充电电流最小。

阻尼电阻和容性负载的时间常数应为采样速率周期的大约10%。如果时钟速率为100 MHz，负载为10 pF，则该时间常数应为10 nS的10%，即1 nS。这种情况下，R应为100 Ω。为获得最佳信噪比(SNR)性能，1.8 V DRVDD优于3.3 VDRVDD。然而，当驱动大容性负载时，SNR性能会下降。CMOS输出支持最高约200 MHz的采样时钟速率。如果驱动两个输出负载，或者走线长度大于1或2英寸，建议使用缓冲器。



图2. 典型CMOS数字输出驱动器


ADC数字输出应小心对待，因为瞬态电流可能会耦合回模拟输入端，导致ADC的噪声和失真提高。

图2所示的典型CMOS驱动器能够产生很大的瞬态电流，尤其是驱动容性负载时。对于CMOS数据输出ADC，必须采取特别措施以使这些电流最小，不致于在ADC中产生额外的噪声和失真。