基于ARM Cortex-M3核的SoC架构设计及性能分析（2） 微处理器, 实际应用, 嵌入式, 测量, 程序

yuyang911220

2 性能测试及分析
        2.1 CoreMark简介
            传统的嵌入式微处理器性能测试普遍采用Dhrystone程序，WEICKER R P通过统计程序中常用的操作及其所占比例，构建了一个测试基准，并经过多次完善，才得到了Dhrystone程序[4]。但Dhrystone程序本身过于简单，并不能准确反映处理器运行实际应用程序时的性能。
            EEMBC组织自成立之初就打算制定一种能够代替Dhrystone并能更好地测量嵌入式微处理器性能的标准。但由于EEMBC的程序和认证一般都是收费的，所以其发布的测试程序一直没能得到很好的普及。直到其发布了完全公开和免费的CoreMark程序，才逐渐改变这一局面，并有取代Dhrystone的趋势。CoreMark是一个虽代码量小但很复杂的测试程序，通过执行应用程序中常用的数据结构和算法来测试处理器性能，其内容包括链表操作、矩阵运算和CRC校验等，可以更好地反映处理器运行实际应用程序时的性能。本文采用CoreMark来测试SoC的性能。
        2.2 自主设计SoC的性能测试
            使用Keil开发环境：将CoreMark程序放在芯片的片上SRAM中，分别设置从片上SRAM的两个起始地址执行，其在72 MHz主频时的测试结果如表1所示。

       

       
            可见，对于同一片上SRAM存储器，从0x00000000地址访问执行比从0x30000000地址访问执行时的处理器性能要高出约20%。因此，使用ICode和DCode总线取指和取只读数据比使用System总线性能要高。在今后的设计中将取消Remap，直接将片上Flash放在从0x00000000开始的空间，将片上SRAM放在从0x30000000开始的空间，实现取指、取只读数据、取可读写数据并行执行，从而达到最佳性能。
        2.3 STM32F103性能测试
            意法半导体的STM32系列MCU是目前市场上最常见的Cortex-M3核SoC之一，该系列中的STM32F103架构如图4所示[5]。该芯片的片上Flash挂接在ICode和DCode总线上，片上SRAM挂接在System总线上。其中ICode总线直通Flash，而DCode总线和System总线通过一个总线矩阵分别连接到片上Flash和片上SRAM及其余外设。此外，STM32采用了一个64 bit的Flash，并使用了一个2×64 bit的缓冲器，一次可缓存128 bit数据，从而大大降低了Flash的访问频率，弥补了Flash速度较慢的缺陷，使得取指和取只读数据的速度大大提高。该架构与前述分析基本一致，故可以保证最佳性能。