成功申请到ISE11.1安装光盘 读书笔记, 电子版, 中国, 文章, 光盘

pengpengpang

昨天收到电子创新网寄给本人的ISE11.1安装盘（共三张碟，其中包含补丁包）以及三本赛灵思的中国通讯季刊。
在这里表示衷心的感谢。
以前看过一些Xilinx发布的中国通讯季刊（电子版），但都是粗粗浏览一下，没有仔细地翻阅，所以也没有太大的收获。
这次捧着纸质版的季刊，仔细地看了其中一篇文章，边看便用Mindmanager做读书笔记，尽管很多细节还不是很了解，但是基本的思路可以完全掌握，为以后的FPGA开发。
附件是我个人做的读书笔记。
文中谈到了在一个系统中存在多个时钟域，时钟域之间彼此没有任何关联，为了防止时钟域的互相影响，需要在UCF文件中，也就是用户约束文件添加相应的时钟约束条件。
查了一些资料，把相关的语法列出来，以备以后使用，
False Paths (FROM TO TIG)
Definition
Marks paths between a source group and a destination group that are to be ignored for timing purposes.
UCF Syntax
TIMESPEC "TSid"=FROM "source_group" TO "destination_group" TIG;
TIMESPEC "TSid"=FROM "source_group" THRU "timing_point(s)" TO "destination_group" TIG;
source_group and destination_group are FFS, RAMS, PADS, LATCHES, or user-created groups.
timing_point is an intermediate point as specified by the TPTHRU Points constraint on the Advanced tab window.
False Paths by Net (Net TIG)
Definition
Marks nets that are to be ignored for timing purposes.
UCF Syntax
NET "netname" TIG;
NET "netname" TIG="TSid1" ... "TSidn";
主要参考
http://www.xilinx.com/itp/xilinx4/data/docs/cgd/entry8.html
http://www.xilinx.com/itp/xilinx4/data/docs/cgd/strategy2.html#998631
http://china.xilinx.com/china/xcell/xl31/coverstory.pdf
附件大小FPGA_System_Design.pdf70.27 KBFPGA_System_Design.jpeg284.41 KB